IBMs 0,7-nm-Chip funktioniert. Die Fabrik, die ihn fertigt, gibt es noch nicht

IBMs Forschungslabor in Albany, New York, hat einen funktionierenden Chip bei 0,7 Nanometern hergestellt — unterhalb der 1-nm-Schwelle, die viele Ingenieure erst in einem Jahrzehnt für erreichbar gehalten hatten. Der Chip integriert knapp 100 Milliarden Transistoren auf einer Fläche so groß wie ein Fingernagel. Die Labordémonstration ist belastbar. Serienproduktion ist frühestens in fünf Jahren realistisch.

Die Architektur trägt den Namen Nanostack und unterscheidet sich grundlegend von allen aktuellen Produktionschips. TSMCs 2-nm-Prozess, der industrielle Maßstab in diesem Jahr, ordnet Transistoren in einer einzigen flachen Nanoblatschicht an. IBM hat eine zweite Ebene hinzugefügt: Transistoren sind vertikal in zwei Schichten angeordnet, jede mit drei Nanoblättern von 15 Atomlagen Dicke, versetzt zueinander statt ausgerichtet. Diese Versetzung vereinfacht die elektrische Verbindung zwischen den Ebenen und reduziert die Fehlerrate, die das Design andernfalls unpraktikabel machen würde.

Der Leistungsunterschied gegenüber IBMs eigenem 2-nm-Chip aus dem Jahr 2021 ist erheblich: 50 % mehr Rechenleistung bei gleichem Energieverbrauch oder 70 % höhere Energieeffizienz bei gleicher Last. Die SRAM-Dichte verbessert sich um 40 %. Für Betreiber von KI-Rechenzentren — die gemeinsam rund 300 Milliarden Dollar für Recheninfrastruktur im Jahr 2025 ausgaben — ist diese Effizienzsteigerung kein theoretischer Wert. Sie würde die Ökonomie des Rechenzentrumsbaus verändern, Stromkosten senken und den Infrastrukturfußabdruck verkleinern, den Regierungen und Unternehmen gerade aufbauen.

IBM kooperierte mit Lam Research, Tokyo Electron, SCREEN und ASML bei der Entwicklung der benötigten Fertigungswerkzeuge. Keines dieser Unternehmen hat einen Produktionszeitplan angekündigt. IBMs Roadmap sieht eine kommerzielle Einführung frühestens in fünf Jahren vor; eine Analyse von MIT Technology Review schätzt zehn Jahre für eine breite Markteinführung. Die Gründe für diese Lücke liegen in der Fertigungstechnik. Die vertikale Stapelung von Transistoren vervielfacht die Fehlermodi: Ein Defekt in der oberen Ebene kann die elektrische Verbindung zur unteren Ebene zerstören, was bei flachen Architekturen nicht auftritt. Das Thermobudget ist eng: Alles, was in der zweiten Ebene verarbeitet wird, muss unter 400 °C bleiben, da höhere Temperaturen die bereits gefertigten Verbindungen der ersten Ebene beschädigen. Im Labormaßstab ist das beherrschbar. Bei Milliarden Chips pro Jahr ist es die entscheidende Fertigungsschranke.

Nanostack belegt, dass die Transistordichte weiter steigen kann. Die Frage, die die Halbleiterindustrie seit Jahren beschäftigt — ob das Mooresche Gesetz eine physikalische Grenze erreicht hatte — ist beantwortet: noch nicht. Der Weg führt in die Höhe. IBMs Halbleiter-Roadmap plant mindestens ein Jahrzehnt weiterer Skalierung auf Basis von Nanostack-Architekturen. Erste kommerzielle Chips dieser Dichte werden frühestens 2031 erwartet.

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