AMDs EPYC Venice ist der erste Server-Chip auf 2nm — 256 Kerne und 1,6 TB/s Speicherbandbreite

Die Halbleiterindustrie hat am 22. Juli eine Schwelle überschritten. AMD gab auf seiner Advancing AI 2026-Veranstaltung bekannt, dass EPYC Venice – die sechste Generation seiner Server-CPU-Reihe, basierend auf der Zen-6-Architektur – in die Serienproduktion auf TSMCs 2-nm-Prozessknoten geht. Bisher wurde kein Hochleistungs-Chip auf 2 nm ausgeliefert. Venice ist der erste.

Die Spitzenkonfiguration bietet 256 Kerne und 512 Threads über acht Core-Complex-Dies, die jeweils 32 Zen-6-Kerne beherbergen – eine Steigerung der Kerndichte um 33 Prozent gegenüber dem vorherigen CCD-Design. Die Plattform führt einen neuen SP7-Sockel mit 16 Speicherkanälen ein, was eine aggregierte Bandbreite von 1,6 TB/s ermöglicht – fast dreimal so viel wie die 614 GB/s der auslaufenden Turin-Generation. PCIe Gen 6 mit 64 Gbit/s und eine fünfte Generation von Infinity Fabric runden den Interconnect-Stack ab.

TSMCs 2-nm-Knoten vollzieht den Sprung von FinFET zu GAA-Nanosheet-Transistoren (Gate-All-Around) – eine strukturelle Änderung, die TSMC mit einer um 10 bis 15 Prozent höheren Leistung bei gleicher Leistungsaufnahme oder 25 bis 30 Prozent niedrigerer Leistungsaufnahme bei gleichwertiger Leistung sowie einer um 15 Prozent höheren Transistordichte beziffert. AMDs eigener Benchmark-Anspruch ist eine 70-prozentige CPU-Durchsatzsteigerung gegenüber Turins Zen-5-Kernen. Bei KI-Inferenz-Workloads gibt AMD den 2,2-fachen Durchsatz von NVIDIAs konkurrierender Vera-Plattform auf der 256-Kern-Ebene an.

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Venice wird in vier Produktlinien ausgeliefert. Der Flaggschiff-EPYC 9006 SP7 ist das 256-Kern-Modell für agentische KI mit 5 GHz Boost und 128 PCIe-Gen6-Lanes. Der EPYC 9006X SP7 erreicht maximal 96 Kerne, läuft aber mit 5,15 GHz und bietet dreimal so viel L3-Cache pro Kern – ausgelegt für HPC- und Simulations-Workloads, bei denen die Latenz wichtiger ist als die reine Parallelität. Eine SP8-Linie deckt Edge- und leistungsbegrenzte Einsätze mit 8 bis 128 Kernen ab. Eine vierte SKU, der EPYC 9006 LP Verano, verfügt über LPDDR5X-Speicher und eine CPU-zu-GPU-Bandbreite von 112 Gbit/s für Rack-skalierte KI-Chassis.

Der gesamte L3-Cache über die Flaggschiff-SKU erreicht 1.152 MB 3D V-Cache – eine Zahl, die für KI-Modellschichten relevant wird, die auf dem Chip gehalten werden können, anstatt zum DRAM zurückzukehren. AMD hat keine Preise für eine Venice-Variante bekannt gegeben. Cloud-Anbieter und OEMs werden voraussichtlich unabhängig voneinander Verfügbarkeitsfenster bekannt geben, wobei mehrere große Hyperscaler bereits als frühe Kunden bestätigt wurden.

Der Wettbewerbskontext ist wichtig. Intels nächste Granite-Rapids-D-Generation befindet sich noch auf Intel 18A, das noch Monate von der volumenmäßigen Ausbeute in dem für ein solches Produkt erforderlichen Maßstab entfernt ist. NVIDIAs Umstellung auf eigene CPU-Silizium mit Vera und Grace bedeutet, dass der GPU-Anbieter nun auch ein direkter Konkurrent im CPU-Sockel ist. Venice kommt, bevor eine dieser Alternativen eine vergleichbare Produktionsskala erreicht, was sich historisch in Gewinnraten bei Cloud-Beschaffungszyklen niederschlägt, die 12 bis 18 Monate im Voraus laufen.

Für Betreiber von KI-Workloads ist die Speicherbandbreite die unmittelbar relevanteste Kennzahl. Training und Inferenz im großen Maßstab sind in erster Linie bandbreitenbegrenzte Operationen, und die Verdopplung der effektiven Bandbreite pro Rack-Knoten verändert die Kosten-pro-Token-Rechnung messbar. Cloud-Betreiber, die große GPU-Reservierungen teilweise vorgehalten haben, um CPU-Engpässe auszugleichen, haben jetzt einen alternativen Weg. Diese Rechnung wird sich in den nächsten beiden Beschaffungssaisons klären.

Schlagwörter: künstliche Intelligenz, AMD, EPYC Venice, HPC, server CPU, Zen 6

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